Intel presenta Foveros: apilamiento de troqueles 3D para más que solo memoria

P1274 es el nombre de Intel por su proceso de 10nm de alto rendimiento. P1222 es su proceso 22FFL (22nm, FinFET, Low Power), que está optimizado para una fuga de corriente mucho menor. Además de la conexión Foveros entre los módulos de cómputo y E / S,  el producto utilizará la memoria convencional apilada Paquete-en-Paquete Agrandar / P1274 es el nombre de Intel por su alto rendimiento de 10 nm proceso. P1222 es su proceso 22FFL (22nm, FinFET, Low Power), que está optimizado para fugas de corriente mucho más bajas. Así como el Conexión de Foveros entre el cómputo y los módulos de E / S, el producto utilizará la memoria apilada convencional Package-on-Package.

En 2019, Intel enviará chips utilizando un nuevo apilamiento 3D tecnología que la compañía llama Foveros. Foveros permite complejos la lógica muere para apilarse unos sobre otros, proporcionando una mayor capacidad de mezclar y combinar componentes de procesador con óptimo procesos de manufactura.

El apilamiento de paquete en paquete ya es común en sistema en chip del mundo. Por lo general, esto implica pegar un recuerdo paquete en la parte superior de un procesador, con quizás unos cientos conexiones entre los dos. El tamaño y el rendimiento de la Las conexiones han limitado la aplicación de esta técnica. Con Foveros, la interconexión utilizará silicio grabado (al igual que EMIB hace) para permitir muchas más interconexiones, funcionando a una velocidad mucho mayor velocidades.

Foveros sigue desde el EMIB de Intel (Embedded Multi-die Puente de interconexión) tech. EMIB se encuentra en el Kaby Lake-G procesadores que en un solo paquete contienen una CPU Intel, GPU AMD, y un trozo de memoria de alto ancho de banda (HBM ) de segunda generación. HBMlogra su alto ancho de banda mediante el uso de miles de interconexiones entre la GPU y su memoria, en comparación con los varios Ciento utilizado entre una GPU y GDDR convencional. El lago Kaby-G los chips usan EMIB para proporcionar esta conexión.

En lugar de los puentes de silicio de EMIB, Foveros utiliza miles de “microbumps” en las caras del chip, con cara a cara directa conexiones entre las partes apiladas. El interponente que el los chips se conectan no solo con silicio inerte con algunos rastros, como en EMIB, pero un chip por derecho propio, con su propia lógica incorporada.

Foveros'microbumps enable face-to-face communication between dies.Enlarge/ Las microbombas de Foveros permiten la comunicación cara a cara entre troqueles.

El alto rendimiento de Foveros significa que el procesador central Los componentes se pueden distribuir entre diferentes troqueles. Por ejemplo, los núcleos de CPU de alto rendimiento pueden construirse sobre el más alto Proceso de rendimiento de 10 nm. Pero conectividad de E / S: USB integrado, Wi-Fi, Ethernet, PCIe: no necesita todo ese rendimiento, porque está limitado por las limitaciones de las interfaces físicas que debe apoyar. En consecuencia, podría tener más sentido usar un proceso de baja potencia de 14 nm o incluso 22 nm para esta parte del chip. El rendimiento seguirá siendo lo suficientemente bueno, pero a una potencia mucho menor uso o costo que si tuviera que usar el mismo alto rendimiento proceso como la lógica. Del mismo modo, componentes analógicos (para Wi-Fi y conectividad celular) son óptimas en diferentes procesos, con diferentes diseños de transistores. Foveros significa que un procesador puede integrar dichos componentes, al tiempo que les permite utilizar un proceso eso está optimizado para ese uso en particular.

Con EMIB, estos diferentes componentes podrían empaquetarse estrechamente juntos uno al lado del otro. Foveros lleva eso a la tercera dimensión, permitiendo una densidad aún mayor y una huella reducida. Intelanticipa que las diferentes tareas de la CPU se dividirán cada vez más en chiplets, luego se combinan de forma combinada para chip terminado Componentes de baja potencia como E / S y suministro de energía. se colocará en un dado base, con lógica de alto rendimiento apilada en parte superior.

Intel dice que los productos Foveros se enviarán en el segundo mitad de 2019 y que la tecnología está lista para el mercado masivo producción, no solo procesadores especializados o personalizados, sino CPU convencionales. Los primeros productos combinarán lógica de cálculo de 10 nm apilados en la parte superior de un dado base utilizando 22FFL de la compañía (FinFET Low proceso de alimentación), completado con memoria de paquete a paquete. Los 10nm La parte contendrá un núcleo de alta potencia Sunny Cove y cuatro átomos. núcleos, en un estilo que es familiar de los procesadores ARM modernos: las cargas de trabajo ligeras podrán usar los núcleos Atom de baja potencia, pero el Sunny Cove puede encenderse para ser más costoso computacionalmente Tareas. Este chip estará dirigido a sistemas ultramóviles con el procesador que mide 12 × 12 × 1 mm y tiene una potencia de reserva de 2mW.

Intel no es el único que quiere usar diferentes procesos para diferentes bits de un procesador. AMD ya ha anunciado que su los procesadores Zen 2 de próxima generación separarán su lógica de CPU de E / S. La lógica de la CPU estará en los chiplets construidos en un proceso de 7 nm. Pero todo lo demás, incluidos PCIe, DDR, USB, SATA, estará en un matriz de E / S de 14 nm separada. AMD probablemente usará un convencional módulo multichip para Zen 2; las diferentes partes serán todas conectado a una PCB que los une a todos.

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